WEKO3
アイテム
A Low-Latency Fixed-Function FPGA Architecture for Nerral Network Primitives
https://hokusei.repo.nii.ac.jp/records/2000396
https://hokusei.repo.nii.ac.jp/records/20003960dd25f2e-31ed-4d77-bba1-8be5339756b4
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
ieecon2026.zip (292 KB)
|
|
| アイテムタイプ | その他 / Others(1) | |||||||||||||||
|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|
| 公開日 | 2026-03-19 | |||||||||||||||
| タイトル | ||||||||||||||||
| タイトル | A Low-Latency Fixed-Function FPGA Architecture for Nerral Network Primitives | |||||||||||||||
| 言語 | en | |||||||||||||||
| 言語 | ||||||||||||||||
| 言語 | eng | |||||||||||||||
| キーワード | ||||||||||||||||
| 言語 | en | |||||||||||||||
| 主題Scheme | Other | |||||||||||||||
| 主題 | Fixed-Function FPGA | |||||||||||||||
| キーワード | ||||||||||||||||
| 言語 | en | |||||||||||||||
| 主題Scheme | Other | |||||||||||||||
| 主題 | RTL-Designed FPGA | |||||||||||||||
| キーワード | ||||||||||||||||
| 言語 | en | |||||||||||||||
| 主題Scheme | Other | |||||||||||||||
| 主題 | ASIC-Assisted Architecture | |||||||||||||||
| キーワード | ||||||||||||||||
| 言語 | en | |||||||||||||||
| 主題Scheme | Other | |||||||||||||||
| 主題 | ReLu | |||||||||||||||
| キーワード | ||||||||||||||||
| 言語 | en | |||||||||||||||
| 主題Scheme | Other | |||||||||||||||
| 主題 | Low-Latency Design | |||||||||||||||
| 資源タイプ | ||||||||||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_ddb1 | |||||||||||||||
| 資源タイプ | dataset | |||||||||||||||
| 著者 |
佐藤, 友暁
× 佐藤, 友暁
× 村上,晏由
× Chivapreecha,Sorawat
× Sato,Tomoaki
× Murakami,Anyu
|
|||||||||||||||
| 書誌情報 |
en : Proc. of iEECON 2026 |
|||||||||||||||
| ISBN | ||||||||||||||||
| 識別子タイプ | ISBN | |||||||||||||||
| 関連識別子 | 979-8-3315-5925-0 | |||||||||||||||
| 権利 | ||||||||||||||||
| 権利情報 | 引用の範囲を超える二次利用については、事前にデータ作成者（著者）の許諾を得ること。 | |||||||||||||||
